SmGen является конечным генератором государственной машины для Verilog. Не инструмент входа FSM однако. Вход поведенчески-как Verilog. SmGen генерирует дизайн на основе синтезатора FSM. Границы часов явно предоставляются дизайнером.
история версии
- Версия files размещено на 2010-06-11
Несколько исправлений и обновлений - Версия N/A размещено на 2010-06-11
Подробная информация о программе
- Категории: Развития > Других
- Издателя: smgenerator.sf.net
- Лицензии: Бесплатный
- Цена: N/A
- Версия: Array
- Платформы: linux